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首页 >> 毕业论文(设计) >> 电子电工毕业论文(设计) >> EDA嵌入式实验开发板案例设计---综合模块
EDA嵌入式实验开发板案例设计---综合模块
资料类别
   电子电工毕业论文(设计)
课程(专业)
  电子信息工程
关键词
  VHDL|EDA案例设计
适用年级
  大学
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文件格式

  word
文件大小
  3839K
发布时间
  2019-09-24 18:55:00
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  0
发布人   kj008

 内容简介:
   EDA嵌入式实验开发板案例设计---综合模块,毕业论文,共33页,12409字。
  摘要
  基于自主设计的FPGA---SP6开发板的综合模块设计。本论文主要介绍一款采用自定义指令集的16位RISC MCU的设计与实现。采用硬件描述语言VHDL进行RTL级描述,自顶向下流程和模块化的方法进行设计。整体上分为5级流水:取指、译码、执行、存储、回写。可以执行算术运算、逻辑运算、读写存储器、IO口操作。设计了16级堆栈,可实现函数多级调用。该RISC CPU采用哈佛结构,有效的避免了流水线中的结构冒险。分析了该设计中的流水线所遇到的冒险问题,采取了一定的解决方案。并使用仿真工具Modelsim对个别模块进行了前、后仿真,ISE软件综合布局布线,并在Xilinx Spartan6 LX9芯片上经过验证。实现简易计算器效果。
  关键词:FPGA,spartan6,综合模块,RISC,流水线,VHDL,EDA案例设计
 
  目录
  摘 要 III
  Abstract IV
  目录 V
  1 绪论 7
  1.1课题的来源 7
  1.2课题的意义 7
  1.3 FPG案例开发国内外发展现状 8
  1.4 RISC CPU国内外发展现状 9
  1.5课题研究的主要内容 9
  2方案设计与总体设计 10
  2.1 RISC CPU的方案设计 10
  2.2方案评价 10
  2.3 流水线 11
  2.3.1 流水线的简单介绍 11
  2.3.1 流水线的冒险分析及处理 12
  2.4 RISC CPU的总体设计 14
  3 FPGA设计 17
  3.1 顶层模块的设计 17
  3.1.1 分频模块 18
  3.1.2 程序存储器 18
  3.1.3 IF/ID流水线寄存器 18
  3.1.4 DEC解码器 19
  3.1.7 ID/EXE流水线寄存器 22
  3.1.8 ALU算术逻辑单元: 22
  3.1.9 EXM/MEM流水线寄存器 23
  3.1.10 RAM数据存储器 23
  3.1.12 多路选择器 23
  3.1.13 MEM/WB流水线寄存器 24
  3.1.14 堆栈的设计: 24
  3.1.15 控制器 25
  3.2 整体测试 25
  结论 26
  参考文献 27
  致谢 28
  附录 29

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